双端口RAM及其在CAN总线适配卡中的实现
沈阳农业大学信息与电气工程学院（110016） 胡博 杨萍
[摘要] 针对CAN总线要实现高速数据交换的要求，要实现了PC机与CAN总线之间的数据传送，双端口RAM就要在PC机和适配卡之间建立双向的数据交换通道。本文主要介绍双端口RAM的特点、功能及硬件判优工作方式在CAN总线适配卡中的应用。
[关键词] 双端口RAM 硬件判优方式 CAN适配卡
现代化生产促使现代控制理论的发展,自动控制技术已从单变量控制到多变量控制,从局部的自动调节到全局的最优控制。自然一个控制系统应具有高度的可靠性和灵活性是它存在的必要条件。但是由于单个处理器运算能力的限制，在许多工业控制领域内需要多个处理器并行完成。这样，多个处理器之间的数据交换和资源共享就成为我们关心的问题。
1、双端口RAM的功能及工作原理
双端口RAM芯片IDT7132是CMOS静态RAM，存储容量为2K字节，它有左、右两套完全相同的I/O口，即两套数据总线D0―D7，两套地址总线A0―A10，两套控制总线/CE、R/W、/OE、/BUSY，并有一套竞争仲裁电路。IDT7132的2K字节存储器可以通过左右两边的任一组I/O口进行全异步的存储器读写操作。双端口RAM框图如图1所示。
对于单个的微处理器而言，双端口RAM同普通的RAM没有什么明显的区别，只有多个微处理器对同一地址进行工作时，才会出现竞争。对于问题的解决，双端口RAM提供的硬件判优工作方式。
2、硬件判优方式
在双端口RAM的两套控制线中，各有一个BUSY引脚，当微处理器1对该RAM的地址进行读/写时，双端口RAM会将这一端的BUSY引脚置高（BUSY为忙信号，该端为高时，允许对RAM读/写操作，低电平，RAM处于忙状态，读/写操作无效），而将另一端BUSY引脚置低；同时，当另一端的微处理器也要对RAM进行读/写操作时，它会检测自己端的BUSY信号，如果为低则不能读取，而要等待一个时钟周期在检测BUSY信号，直到高电平才进行存储操作。这就是用忙信号/BUSY来指示竞争仲裁结果。同时竞争仲裁电路用于判定双口地址匹配或片选使能信号匹配时差最小达5ns以上的竞争胜负。双端口竞争仲裁表见表1
表1 IDT7132双口竞争仲裁表
| 左 口 | 右 口 | /BUSY标志 | 功 能 | 说 明 | |||
| /CEL | A0―A10 | /CER | A0―A10 | /BUSYL | /BUSYR | ||
| X | X | X | X | H | H | 无竞争 | |
| L | LV5R | L | LV5R | H | L | 左口胜 | 左右口 的/CE同 时有效时 |
| L | RV5R | L | RV5R | L | H |
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